Các công nghệ đóng gói chủ lực của Intel
EMIB (2.5D)
EMIB (Embedded Multi-die Interconnect Bridge) là công nghệ đóng gói 2.5D độc đáo của Intel, sử dụng một cầu nối silicon (silicon bridge) nhỏ nhúng trực tiếp vào đế chip hữu cơ (organic substrate) để kết nối các die đặt cạnh nhau. So với việc sử dụng một tấm đế silicon trung gian (interposer) lớn như công nghệ CoWoS-S (Chip-on-Wafer-on-Substrate) của TSMC, EMIB mang lại lợi thế về chi phí, độ phức tạp chuỗi cung ứng và quy trình lắp ráp đơn giản hơn. EMIB đã được chứng minh độ tin cậy qua sản xuất hàng loạt từ năm 2017 trên nhiều sản phẩm, từ FPGA đến CPU server.
Biến thể EMIB-T mới nhất tích các kết nối xuyên silicon (TSV – Through-Silicon Vias) vào chính cầu nối silicon. Điều này cho phép kết nối trực tiếp đến các lớp kim loại dày hơn, tối ưu cho việc kết nối với bộ nhớ băng thông cao (HBM – High Bandwidth Memory) trong tương lai, đồng thời tạo điều kiện thuận lợi cho việc tích hợp IP từ các thiết kế đóng gói khác.
Foveros (3D)
Foveros (3D Stacking) là công nghệ đóng gói 3D của Intel, cho phép xếp chồng các die lên nhau theo chiều dọc, tạo ra các kết nối ngắn hơn, băng thông cao hơn và tiết kiệm năng lượng hơn so với kết nối 2D/2.5D truyền thống. Thế hệ đầu tiên có tên gọi là Foveros-S, sử dụng đế silicon trung gian (silicon interposer), đã được sản xuất hàng loạt từ năm 2019, điển hình như trong vi xử lý Intel Lakefield. Biến thể Foveros-R kế nhiệm đã thay thế đế silicon bằng lớp phân phối lại (RDL – ReDistribution Layer) làm interposer. Giải pháp này được tối ưu hóa về chi phí, phù hợp cho các ứng dụng client và các phân khúc nhạy cảm về giá. Dự kiến Foveros-R sẽ sẵn sàng đi vào sản xuất trong năm 2027.
Biến thể Foveros-B kết hợp cả RDL và cầu nối silicon (tương tự EMIB) trên cùng một đế, mang lại sự linh hoạt cao cho các thiết kế phức tạp với nhiều die cơ sở (base die) khác nhau, ví dụ như để tích hợp bộ đệm cache lớn bằng cách phân tách bộ đệm nằm trong 1 chiplet riêng biệt, bộ điều chỉnh điện áp kỹ thuật số (DVR – Digital Voltage Regulator) giúp quản lý và cung cấp điện hiệu quả, hoặc tụ điện MIM (Metal-Insulator-Metal). Foveros-B phù hợp cho cả client và trung tâm dữ liệu, dự kiến sẵn sàng đi vào sản xuất trong năm 2027.
Foveros Direct là bước tiến quan trọng nhất của công nghệ đóng gói Foveros, bằng cách sử dụng liên kết lai đồng – đồng (Copper-to-Copper Hybrid Bonding) thay cho các mối hàn siêu nhỏ (microbumps) truyền thống. Các liên kết lai cho phép tạo ra các kết nối với mật độ cao hơn nhiều, băng thông cực lớn và tiêu thụ năng lượng thấp hơn đáng kể. Intel đặt mục tiêu đạt được pitch kết nối (khoảng cách giữa các điểm nối) dưới 5 micromet (µm) cho Foveros Direct, hỗ trợ bởi tiến trình 18A-PT. Công nghệ đóng gói Foveros Direct cạnh tranh trực tiếp với SoIC (System on Integrated Chips) của TSMC.
Tích hợp EMIB và Foveros (3.5D)
Intel có khả năng kết hợp cả 2 công nghệ EMIB và Foveros trong cùng 1 gói, cho phép xây dựng các hệ thống không đồng nhất (heterogeneous systems) cực kỳ phức tạp. Khi EMIB và Foveros hiện diện đồng thời, Intel mở ra khả năng tích hợp nhiều loại chiplet từ các tiến trình công nghệ khác nhau hoặc từ các nhà cung cấp khác nhau. Điều này cũng tăng tính linh hoạt cho chính những thiết kế sáng tạo của Intel lẫn yêu cầu từ đối tác, khách hàng.
Năng lực kiểm thử ASAT
Không chỉ đóng gói và lắp ráp, Intel Foundry cũng không quên nhấn mạnh về năng lực kiểm thử toàn diện. Quy trình gồm có Wafer Sort (kiểm thử trên tấm wafer), Die Sort (kiểm thử từng die riêng lẻ sau khi cắt, với khả năng kiểm soát nhiệt chủ động), Burn-in (kiểm tra độ bền ở nhiệt độ cao), Final Test (sử dụng cả thiết bị ATE (Automated Test Equipment) thương mại và nền tảng HDMT (High Density Modular Testers) độc quyền của Intel), cuối cùng là System-Level Test (SLT – kiểm thử ở cấp độ hệ thống). Việc cung cấp dịch vụ kiểm thử tích hợp này giúp đảm bảo chất lượng và độ tin cậy cho các sản phẩm đóng gói phức tạp.
Wafer Sort
Là bước đầu tiên trong quy trình kiểm thử sản xuất, quy trình phân loại trên wafer của Intel sử dụng máy dò (prober) và máy kiểm thử (tester) để tiến hành các bài kiểm tra đặc tính điện trên từng die khi chúng vẫn còn nằm trên tấm wafer. Intel hỗ trợ cả thiết bị ATE thương mại và hệ thống HDMT độc quyền, tùy thuộc vào yêu cầu khách hàng.
Quảng cáo
Die Sort
Quy trình phân loại die đơn lẻ sau khi cắt (singulated die sort) của Intel Foundry là một quy trình hiệu quả cao, giúp cải thiện tỷ lệ sản phẩm đạt chuẩn (yield), được xây dựng dựa trên kinh nghiệm sản xuất hơn một thập kỷ với khối lượng lên đến hàng tỷ die. Khả năng thực hiện kiểm thử ở cấp độ die đơn, thay vì kiểm tra trên toàn bộ wafer, là yếu tố thiết yếu để cung cấp số lượng lớn các die đạt chuẩn (Known Good Die – KGD) và các cụm die xếp chồng (die stack) cho công đoạn lắp ráp (assembly) tiếp theo. Quy trình phân loại die này cung cấp khả năng kiểm soát nhiệt chủ động, cho phép duy trì gradient nhiệt chặt chẽ hơn và đạt được nhiệt độ đặt trước (setpoint) cao hơn trong quá trình kiểm thử.
Burn-in
Khả năng thực hiện kiểm tra tải (load test) dưới các điều kiện nhiệt độ xác định, với khả năng kiểm soát nhiệt chủ động ở cấp độ gói là yếu tố quan trọng để nâng cao độ tin cậy của sản phẩm trước khi tiến hành công đoạn lắp ráp cuối cùng.
Final Test
Intel Foundry cung cấp năng lực kiểm tra với công suất cao, số lượng I/O (Input/Output) lớn và mức độ song song hóa cao bằng các thiết bị ATE thương mại. Hệ thống HDMT của Intel hỗ trợ các khả năng kiểm soát nhiệt hiệu quả, bao gồm việc truyền dữ liệu nhiệt độ theo thời gian thực từ máy kiểm thử đến bộ phận điều khiển nhiệt trên máy gắp đặt (handler), đặc biệt hữu ích cho các sản phẩm có mật độ tỏa nhiệt (thermal density) cao.
System Level Test
Kiểm tra Cấp độ Hệ thống (SLT) là bước cuối cùng nhằm đảm bảo cung cấp các sản phẩm đáng tin cậy với tỷ lệ đạt chuẩn cao. Các dịch vụ SLT tùy chỉnh mà Intel cung cấp được thiết kế để phát hiện những lỗi tiềm ẩn khó nhận biết nhất, đảm bảo rằng thiết bị không chỉ đáp ứng các thông số kỹ thuật thiết kế mà còn hoạt động đúng như dự kiến trong các điều kiện vận hành thực tế.
Quảng cáo
So sánh với TSMC CoWoS và SoIC
Đối thủ lớn nhất của Intel – TSMC – hiện tại đang cung cấp các giải pháp đóng gói gồm CoWoS (2.5D) và SoIC (3D). Giải pháp chủ lực của TSMC là CoWoS (Chip-on-Wafer-on-Substrate) với biến thể CoWoS-S (sử dụng silicon interposer), CoWoS-R (sử dụng RDL) và CoWoS-L (sử dụng cầu nối nhúng – Local Silicon Interconnect). Hệ sinh thái CoWoS đã trưởng thành, đặc biệt trong việc tích hợp HBM cho các chip AI. Công nghệ EMIB của Intel cạnh tranh trực tiếp với CoWoS-L và CoWoS-R về mặt chi phí cùng tính linh hoạt.
Bên cạnh đó, công nghệ đóng gói 3D với liên kết lai của TSMC là SoIC (System-on-Integrated-Chip) tương đương với Intel Foveros Direct. TSMC đã triển khai SoIC trên các sản phẩm thương mại trước Intel (điển hình áp dụng cho AMD 3D V-Cache) và đang tiếp tục thu nhỏ pitch kết nối, hướng tới 3 µm vào năm 2027. Intel đang nỗ lực bắt kịp và vượt qua với mục tiêu pitch < 5 µm cho Foveros Direct trên 18A-PT.
Động thái đáng chú ý là Intel tuyên bố khả năng hỗ trợ khách hàng chuyển đổi các thiết kế vốn sử dụng CoWoS của TSMC sang nền tảng Foveros, thậm chí không cần thay đổi thiết kế đáng kể trong một số trường hợp. Điều này cho thấy sự tự tin của Intel vào năng lực đóng gói và là một chiến thuật rõ ràng nhằm thu hút khách hàng từ đối thủ cạnh tranh lớn nhất.
Chiến lược ASAT toàn diện của Intel là yếu tố then chốt để hiện thực hóa tầm nhìn “Systems Foundry”. Bằng cách cung cấp các giải pháp đóng gói tiên tiến “in-house”, từ 2.5D EMIB hiệu quả về chi phí đến 3D Foveros Direct hiệu năng cao, Intel không chỉ tạo ra sự khác biệt so với các đơn vị gia công bán dẫn truyền thống mà còn cung cấp một giải pháp tích hợp liền mạch cho mọi khách hàng. Khả năng làm chủ cả công nghệ tiến trình và đóng gói cho phép Intel tối ưu hóa PPA (Power, Performance, Area) ở cấp độ hệ thống, đây cũng là điều mà các khách hàng sở hữu thiết kế chiplet phức tạp cho AI và HPC ngày càng yêu cầu. Việc cho phép chuyển đổi từ CoWoS sang Foveros cho thấy sự tự tin và nỗ lực thu hút khách hàng của Intel. Tuy nhiên, cuộc đua công nghệ đóng gói, đặc biệt là trong lĩnh vực hybrid bonding, vẫn rất khốc liệt, Intel Foundry cần chứng minh được khả năng sản xuất hàng loạt Foveros Direct với tỷ lệ đạt chuẩn và chi phí cạnh tranh để thực sự thách thức vị thế mà TSMC SoIC đang nắm giữ.
Xây dựng hệ sinh thái Foundry
“Mãnh hổ nan địch quần hồ”, dù Intel Foundry có mạnh mẽ tới đâu thì cũng không thể thành công nếu chỉ dựa vào năng lực công nghệ và sản xuất đơn thuần. Việc xây dựng một hệ sinh thái đối tác mạnh mẽ, bao gồm các nhà cung cấp công cụ thiết kế điện tử tự động hóa (EDA), sở hữu trí tuệ (IP) và các dịch vụ hỗ trợ thiết kế, là yếu tố sống còn để thu hút và giữ chân khách hàng, đặc biệt là các công ty fabless. Nhận thức rõ ràng về yếu tố này, Intel Foundry đặt mục tiêu phát triển hệ sinh thái trở thành một trong những ưu tiên hàng đầu trong chiến lược IDM 2.0 cũng như tầm nhìn “Systems Foundry”.
Hợp tác với các EDA hàng đầu
Intel đã và đang hợp tác chặt chẽ với 3 nhà cung cấp EDA hàng đầu thế giới: Synopsys, Cadence và Siemens EDA. Tại sự kiện, các đối tác này đã tái khẳng định sự sẵn sàng hỗ trợ khách hàng của Intel Foundry thông qua việc cung cấp các bộ công cụ, quy trình thiết kế (design flows) và mô hình đã được chứng nhận (certified), đồng thời tối ưu hóa cho các tiến trình công nghệ hiện đại nhất của Intel, bao gồm Intel 18A, 18A-P cũng như tiến trình đang phát triển 14A-E. Synopsys cung cấp quy trình thiết kế kỹ thuật số và analog được chứng nhận cho Intel 18A, Intel 18A-P, tối ưu hóa cho PowerVia. Synopsys cũng hợp tác phát triển quy trình tham chiếu cho công nghệ đóng gói EMIB-T. Ngoài ra, EDA này còn cung cấp dải IP giao diện và nền tảng rộng rãi cho Intel 18A. Synopsys tham gia vào liên minh Dịch vụ Thiết kế (Intel Foundry Accelerator Design Services Alliance) và Liên minh Chiplet (Intel Foundry Accelerator Chiplet Alliance) của Intel Foundry.
Đối tác Cadence mở rộng dải IP thiết kế được tối ưu hóa cho Intel 18A, Intel 18A-P; cung cấp các giải pháp thiết kế kỹ thuật số và analog/custom được chứng nhận cho PDK (Process Design Kit) Intel 18A mới nhất. Cadence cũng đồng phát triển quy trình tham chiếu cho đóng gói EMIB-T và tham gia vào Liên minh Chiplet với tư cách thành viên sáng lập. Ngoài ra, Cadence đang là thành viên của Liên minh EDA, IP, Design Services và USMAG (United States Military, Aerospace, and Government).
Siemens EDA cung cấp công cụ Calibre nmPlatform và Solido Simulation Suite (bao gồm Analog FastSPICE) được chứng nhận cho PDK 18A và đang trong quá trình kiểm định cho 18A-P. Siemens EDA tham gia vào tối ưu hóa công nghệ thiết kế (DTCO – Design Technology Co-Optimization) cho Intel 14A-E.
Sự hợp tác giữa Intel Foundry và các EDA hàng đầu giúp đảm bảo cho việc khách hàng có thể sử dụng các công cụ và phương pháp thiết kế quen thuộc, đã được kiểm chứng để phát triển sản phẩm của họ trên các tiến trình mới nhất của Intel, giảm thiểu rủi ro và tăng tốc thời gian đưa sản phẩm ra thị trường (time-to-market). Việc “lôi kéo” được các “đối thủ truyền kiếp” trong lĩnh vực EDA cùng hiện diện và cam kết hỗ trợ mạnh mẽ cho Intel Foundry thực sự là một tín hiệu tích cực, cho thấy sự công nhận nhất định đối với tiềm năng công nghệ và thị trường của Intel.
Không chỉ EDA, việc có sẵn dải IP phong phú và chất lượng cao cũng cực kỳ quan trọng. Intel Foundry đang hợp tác với các nhà cung cấp IP hàng đầu thế giới (trong đó có Synopsys và Cadence) để đảm bảo các khối IP nền tảng (như thư viện logic, bộ nhớ nhúng, cảm biến PVT (Process, Voltage, and Temperature)) và IP giao diện (như SerDes tốc độ cao 224G, PCIe 7.0, UCIe, USB4, LPDDR5X/5) được tối ưu hóa và sẵn sàng cho các tiến trình 18A cũng như tiến trình khác. Đáng chú ý là sự hợp tác chiến lược với Arm nhằm tối ưu hóa các nhân IP của Arm (bao gồm cả Neoverse Series cho trung tâm dữ liệu) trên tiến trình 18A, mở ra cơ hội thu hút các khách hàng lớn trong hệ sinh thái Arm.
Liên minh Hệ sinh thái
Intel Foundry thành lập các chương trình liên minh gồm:
- Intel Foundry Accelerator Alliance: Mạng lưới các đối tác cung cấp công cụ, dịch vụ và chuyên môn chuyên biệt để tăng tốc thiết kế silicon cho khách hàng của Intel Foundry. Cadence và Synopsys đều là thành viên của các nhánh Dịch vụ Thiết kế, EDA và IP trong liên minh này.
- Intel Foundry Chiplet Alliance: Sáng kiến mới được công bố tại sự kiện vừa qua, tập trung vào việc xác định và thúc đẩy cơ sở hạ tầng cho công nghệ chiplet tiên tiến, ban đầu nhắm vào các ứng dụng chính phủ và các thị trường thương mại trọng điểm. Liên minh này cung cấp lộ trình đảm bảo và có thể mở rộng cho khách hàng muốn triển khai các thiết kế chiplet tương thích và an toàn. Thành viên sáng lập có Synopsys và Cadence.
- Value Chain Alliance: Tập trung vào các khía cạnh khác của chuỗi cung ứng.
Việc thành lập các liên minh trên, đặc biệt là Chiplet Alliance, thể hiện bước đi chiến lược. Nó không chỉ thể hiện cam kết của Intel đối với xu hướng chiplet mà còn là nỗ lực định hình các tiêu chuẩn, tạo điều kiện thuận lợi cho việc phát triển các giải pháp chiplet trên nền tảng công nghệ đóng gói tiên tiến của mình. Điều này đặc biệt quan trọng trong các lĩnh vực yêu cầu cao về an ninh và nguồn gốc xuất xứ như chính phủ và quốc phòng, nơi Intel có lợi thế về sản xuất tại Hoa Kỳ.
Sản xuất tiến trình trưởng thành với UMC
Sự hợp tác phát triển và sản xuất trên tiến trình 12 nm tại Mỹ với UMC cũng là một phần quan trọng trong việc xây dựng hệ sinh thái. Điều này cho phép Intel Foundry mở rộng dải sản phẩm sang các tiến trình trưởng thành hơn, đáp ứng nhu cầu của phân khúc khách hàng rộng lớn hơn mà không cần tự mình đầu tư phát triển toàn bộ. Đồng thời, nó mang lại cho khách hàng của UMC lựa chọn về một nguồn cung tại Mỹ khi họ có yêu cầu nguồn gốc xuất xứ, tăng cường tính linh hoạt và khả năng phục hồi của chuỗi cung ứng.
Nguồn: Tinhte.vn